高速信号设计中，叠层结构 = 信号质量的根基。

阻抗不稳、串扰、EMI、回流路径问题 80% 都是叠层导致的。

以下总结 高速 PCB 设计中最关键的 8 条叠层原则，每一条都与阻抗控制、量产稳定性密切相关。

---

01. 信号层必须邻近参考平面（GND 优先）

高速信号如果离参考平面太远，会导致：

• 阻抗偏移大，难控制

• 信号回流路径拉长，EMI 增加

• 层间差异大，量产一致性差

最佳做法：

• 高速层下方一定要是 完整连续的 GND 平面

• 禁止跨缺口（slot）、跨 split、跨过孤岛式铜皮

---

02. 避免 S-S-S（信号连着信号）三层连续堆叠

连续多层走线会导致：

• 层间串扰增强

• 平面参考被破坏

• 阻抗上下跳变

推荐结构：

• S–G–S（最经典）

• S–PWR–S（功率可作为次优参考，但不如 GND）

尤其是在 8 层、10 层板，避免连续三层信号是关键经验法则。

---

03. 电源层与地层之间保持固定介质厚度

高速设计中 PWR–GND 的间距越小：

• 平面电容越大

• 高频噪声越少

• 电源完整性更好

建议：

• 控制 3mil～6mil

• 高频 CPU/DDR 区域尽量使用 薄介质 PWR–GND 组合

---

04. 顶层与底层减少高速走线，避免与环境耦合

外层走线更容易受影响：

• EMI 较大

• 阻抗波动更明显

• 受焊盘、油墨、表面处理影响大

推荐做法：

• 高速差分尽量放在内层（stripline）

• 外层更多用于低速、控制线、非时序线

---

05. 介质厚度不是越薄越好，而是要与线宽匹配

很多人追求 3mil、2mil 介质厚度做高速，但问题接踵而至：

• 线宽变得很窄难加工

• 阻抗易漂移

• 道林纸、流胶难控制

• 成本上升

正确观念：阻抗是叠层设计出来的，不是靠“降介质厚度”解决的。

---

06. 差分信号需要稳定的介质环境

差分阻抗受三大因素影响：

• 线宽

• 线距

• 介质 DK 值与厚度

如果叠层做得不一致（比如顶层外层 DK 实际随油墨变化），会导致：

• 差分阻抗偏差过大

• 眼图崩塌

• 时序偏移

差分对尽量放在内层（stripline，双参考平面）以确保一致性。

---

07. 每一个信号层必须有专属参考平面

常见错误做法：

• 信号层参考的是 PWR，且该电源不是该信号的目标电压

• 信号跨层后没有对应的参考平面切换路径（无换层地过孔）

正确方式：

• S 层换层必须放置 GND stitching vias（地过孔）

• "信号走哪，地跟着走" 是最根本原则

---

08. 高速叠层要便于阻抗可量产

阻抗可控制的前提是：

• 介质厚度稳定

• 铜厚稳定

• 线路形状稳定

• 结构可重复

建议：

• 叠层尽量用 行业成熟的材料体系（如 IT180A、TU872、Rogers 系列等）

• 不要频繁要求非常极限的参数（如 1.5mil 内层介质，1mil 走线等）

最终目的是：
稳定量产、阻抗达标、成本可控。

---

示例：一个常用的高速 8 层叠层（DDR4/PCIe 可用）

（示例，可根据你们公司材料进一步适配）

1. L1：信号（低速控制/接口）

2. L2：GND

3. L3：高速信号（DDR/PCIe 差分）

4. L4：PWR

5. L5：高速信号（DDR/PCIe 差分）

6. L6：GND

7. L7：低速信号

8. L8：GND 或大地铜皮

结构优势：

• 3/5 为高速内层

• 2/6 双参考平面

• 阻抗稳定且可量产

• EMI 易控制